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ENCICLOPEDIA DELLA RADIOELETTRONICA ED ELETTRICA Moderni selettori di canali TV con sintesi di frequenza. Enciclopedia dell'elettronica radio e dell'ingegneria elettrica
Enciclopedia della radioelettronica e dell'elettrotecnica / TV I selettori il cui principio di funzionamento è basato sulla sintesi di frequenza sono detti selettori PLL (“Phase Locked Loop”). Questi selettori sono anche detti digitali, poiché sono controllati dal processore del televisore tramite un bus digitale I2C bidirezionale a due fili. La sintesi di frequenza aumenta significativamente la precisione della sintonizzazione su una stazione TV, semplifica l'uso del televisore, pur mantenendo la possibilità di regolazione manuale per ottenere una qualità dell'immagine ottimale [1 - 4]. Prima di passare alla descrizione dei selettori, chiariamo alcuni termini e convenzioni adottati per i selettori PLL. Il flusso di informazioni sul bus digitale I2C può essere trasmesso in due direzioni: dal processore e al processore. Quando viene diretta dal processore a un selettore (ad esempio, un comando set), questa modalità è chiamata WRITE. La trasmissione inversa del flusso di informazioni (dal selettore) corrisponde alla modalità READ, che si stabilisce quando il selettore ad un certo punto informa il processore del suo stato o ne conferma uno stabilito in precedenza (su richiesta del processore). Non tutti i selettori PLL dispongono di questa modalità. Vengono utilizzate le seguenti denominazioni: AS (Adress Select) - bus indirizzi: SDA - bus dati seriale; SCL (Select Clock) - bus di sincronizzazione, impulsi di clock; LW - tensione di alimentazione del sintetizzatore (+5 V); L'ADC è un ADC a cinque livelli integrato nel sintetizzatore e consente di controllare qualche dispositivo aggiuntivo tramite un selettore. Nella tabella 1 - 3 indicano le informazioni più importanti sui selettori PLL prodotti da SELTEKA JSC (Kaunas, Lituania) [5] e sui loro analoghi: selettori moderni disponibili da società straniere (i modelli nazionali, purtroppo, non sono ancora stati introdotti nella produzione di massa). Altre informazioni generali su di essi e sui parametri sono state pubblicate in [1]. Ricordiamo che sono tutti modelli ondulati di unificazione europea. L'ingresso dell'antenna è di tipo IEC (SNIR), l'uscita IF è simmetrica. Nella tabella 2 e 3 Un - tensione di impostazione; Il pin 1 è il più vicino all'ingresso dell'antenna. I selettori hanno KS-H-132. KS-H-134 ha solo 11 pin. In questi selettori la tensione di alimentazione è +5 V e non esiste un pin speciale per la tensione UPLL, ma è presente un pin per la tensione di impostazione (0,5...28 V) - un'uscita UH che facilita il controllo della tensione funzionamento dei selettori e rende possibile la regolazione manuale.
Il modello più semplice è KS-N-62. La velocità di sintonia, partendo da una frequenza di 132 MHz nella sottobanda A, 356 MHz nella sottobanda B e 678 MHz nella sottobanda C, cambia (software) come segue. per compensare la non linearità della dipendenza della capacità dei varicap dalla tensione di impostazione. Nel selettore KS-H-64 anche la velocità di sintonia viene modificata via software. Il programma stesso è “cablato” nel processore. KS-H-92 è un selettore più avanzato e complesso. La velocità di sintonizzazione rallenta (leggermente - leggermente) in prossimità della stazione TV per ridurre la stonatura residua. Le tabelle mostrano i parametri della versione modernizzata (alla fine del 1998) del selettore KS-H-92, in cui è installato il chip TSA5522M di PHILIPS al posto del sintetizzatore di MOTOROLA. Questa opzione è diventata un analogo del selettore 3402RNS di TEMIC. Il selettore KS-H-92L è una variante del KS-H-92 con ingresso antenna esteso (32.2 mm). Il selettore KS-H-132 ha funzionalità simili, ma con una bassa tensione di alimentazione. Il selettore più recente oggi può essere chiamato KS-H-134 (sviluppato nel 1998). Cambia i confini delle sottobande delle frequenze ricevute: A - dal canale di trasmissione 1 al canale via cavo SK6 (47... 158 MHz). B - da SK7 a SK37 (158...438 MHz); C - da SK38 al canale 69 (438...862 MHz). È stata introdotta una modalità di test e la velocità di sintonizzazione cambia automaticamente. Quando il circuito del sistema PLL è chiuso (nella banda di cattura del canale), la velocità di sintonizzazione viene cambiata e, in assenza di fissazione, la velocità viene invertita. L'attivazione/disattivazione del software della funzione di velocità di sintonizzazione consente di passare alla sintonizzazione manuale. Nella fig. La Figura 1 mostra uno schema a blocchi di un selettore PLL (usando l'esempio di KS-H-92). È costituito da tre canali identici per l'estrazione, l'amplificazione e la conversione del segnale. Ciascun canale è progettato per funzionare in una sola sottobanda (A, B o C). Consideriamo la costruzione di uno dei canali, ad esempio, per la sottobanda A.
Il segnale radio proveniente dall'ingresso dell'antenna è isolato dal circuito di ingresso, che funge da filtro passa banda (BF). e passa ad un amplificatore a radiofrequenza (RFA). assemblato su un transistor ad effetto di campo. Il carico dell'amplificatore RF è un filtro passa banda (PF). Il circuito di ingresso e il filtro passa-banda sono sintonizzati da varicap. Il segnale amplificato viene inviato al chip DA1, che contiene tre mixer eterodina bilanciati separati (C/G). Anche i circuiti dell'oscillatore locale vengono ricostruiti utilizzando varicap. Il segnale IF viene isolato da un filtro passa banda (BPF) e, dopo una fase di adattamento, arriva ai terminali di uscita del selettore (uscita IF). Il segnale dell'oscillatore locale attraverso l'interruttore (Comm) viene fornito al chip del sintetizzatore di frequenza DA2. Nella fig. La Figura 2 mostra un frammento dello schema a blocchi di un sintetizzatore, che include un oscillatore modello (OG) di frequenza Fo, un primo divisore programmabile (PD1) con un coefficiente di divisione K e un secondo divisore programmabile (PD2) con un coefficiente di divisione N, un rilevatore frequenza-fase (PD) e un filtro attivo per le basse frequenze, utilizzato come integratore (I). Quest'ultimo non fa parte del microcircuito, ma funziona nel circuito del sistema PLL e implementa le modifiche alla velocità di sintonizzazione. La frequenza del segnale di riferimento è stabilizzata da un risuonatore al quarzo a 4 MHz.
Il divisore PD1 è progettato in modo tale che il suo coefficiente di divisione K sia impostato dal processore in stretta conformità con il passo di sintonizzazione stabilito secondo la tabella. 4.
Come funziona un sintetizzatore nell'anello di un sistema PLL pulsato quando la frequenza dell'oscillatore locale passa da Fg1 alla frequenza Fg2 e Fg2>Fg1? Affinché gli ingressi del rilevatore frequenza-fase contengano segnali della stessa frequenza di confronto (Fcp). La frequenza di uscita dell'oscillatore locale deve soddisfare il rapporto Fо/K=Fг/N. Una variazione del coefficiente di divisione N per uno porta ad una corrispondente variazione della frequenza F, del passo minimo della griglia di frequenza dell'oscillatore locale. Nel primo momento dopo l'aumento di N, la frequenza del segnale all'uscita del divisore programmabile PD2 diventerà inferiore a Fcp e il rilevatore di fase-frequenza inizierà a generare impulsi di correzione, che vengono convertiti dall'integratore in una tensione di controllo aumentata (Uyрp ). Questa tensione viene fornita ai varicap dell'oscillatore locale (nonché al circuito di ingresso e al filtro passa-banda in ciascun canale del selettore). La frequenza dell'oscillatore locale aumenterà finché i valori di frequenza su entrambi gli ingressi del rilevatore di fase-frequenza saranno uguali. Di conseguenza, la differenza di fase ottenuta (disadattamento residuo) verrà mantenuta costante. Di conseguenza, modificando il coefficiente di divisione N si garantisce che il selettore venga regolato in frequenza. Inoltre, ciascun valore del passo di sintonia corrisponde ad un certo valore della frequenza di confronto (Tabella 4). È facile vedere che la velocità di sintonia dipende dai parametri dell'integratore. Pertanto, un aumento di cinque volte della corrente di ingresso dell'integratore provoca un aumento significativo della velocità di sintonizzazione. Questo metodo di controllo è chiamato Pompa di Carica. Bisogna però tenere presente che la velocità di regolazione è limitata dalle condizioni di stabilità, come in ogni sistema di controllo automatico. Nella tabella 4 riporta anche i valori del coefficiente D necessario per determinare il coefficiente di divisione N. Per calcolarne i valori, utilizzare la relazione N=D(Fgn + Fpch, dove Fgn è la frequenza dell'oscillatore locale per il segnale immagine, Fpch è la convertitore di frequenza immagine.Nel calcolo binario, per impostare i coefficienti di programmazione, il numero N ha la forma: N=16384 N14+8192 N13+4096 N12+ 2048 N11+1024 N10+512 N9+256 N8+ 128 N7+64 N6+32 N5-4 6 N4+8 N3+ 4 N2+2.N 1+N0, dove N14 - N0 sono bit di informazione che assumono il valore 0 o 1. Infine dovremmo parlare del protocollo di scambio del segnale tra il selettore PLL ed il sistema di controllo a microprocessore nelle varie modalità. In modalità RECORD, il protocollo di scambio è composto da cinque byte di otto bit ciascuno: un byte di indirizzo, due byte del divisore software PD2 e due byte di controllo. Alla fine di ogni byte, il selettore deve inviare un apposito segnale ACK (Acknowledge), confermando la correttezza dell'informazione ricevuta. In generale, il protocollo di scambio in questa modalità è presentato nella Tabella. 5. Va tenuto presente che lo stesso bit nei byte di controllo ha designazioni diverse per diversi modelli di selettore. Ad esempio, il bit P14 indica 5I per il selettore KS-H-62, T14 per KS-H-64 e CP per il resto. Pertanto, nelle tabelle, tali bit sono contrassegnati dalla lettera P (PORT) con un numero digitale seriale e le designazioni per un selettore specifico possono essere indicate tra parentesi. Valori in bit. quelli contrassegnati con una X nelle tabelle non vengono utilizzati per il controllo.
Il bit di indirizzo R/W (lettura/scrittura) commuta il selettore in modalità LETTURA o SCRITTURA. Quando R/W=0 è impostata la modalità REGISTRAZIONE. Per i selettori senza modalità READ questo è l'unico stato. MA1 e MA0 sono bit per la selezione dell'indirizzo desiderato nel caso in cui il televisore contenga più selettori (ad esempio un secondo selettore per un dispositivo “Frame in Frame”). La modifica dell'indirizzo si ottiene modificando la tensione sul pin AS secondo la tabella. 6. Quando si utilizza un selettore MA1=0 e MA0=1 su un televisore, oppure il pin AS viene lasciato libero.
I bit N14-N0 (vedi Tabella 5) impostano il coefficiente di divisione del divisore programmabile PD2, come menzionato sopra. Il bit P14, già menzionato, è il bit della pompa. Per il selettore KS-H-62, con P14(51) uguale a 1, la velocità di sintonia aumenta a partire da determinate frequenze in ciascuna sottobanda. Per gli altri selettori, con lo stesso valore del bit P14 (T14, CP), è prevista la sintonia accelerata. Nel selettore KS-H-134, i bit P13 - P11 (T2 - T0) controllano l'attivazione e la disattivazione delle modalità di test interno e di pompaggio automatico secondo la Tabella. 7.
Nel selettore KS-H-64 i bit P11(T11) e P10(T10) controllano il divisore programmabile PD1 come indicato in tabella. 8.
In altri selettori, i bit P10 (RSA) e P9 (RSB) vengono utilizzati per controllare questo divisore secondo la tabella. 9, e i bit P13 e P12 dovrebbero avere un valore di 0, e il bit P11 dovrebbe avere un valore di 1. Poiché il selettore KS-H-62 viene eseguito con un singolo passo di sintonizzazione (62,5 kHz), quindi per esso i bit P11, P10 e P9 sono uguali a 1. Il bit P8 è 0 per tutti i selettori senza eccezioni.
La commutazione della sottobanda è concentrata nell'ultimo byte di controllo. Inoltre, il numero di bit utilizzati può variare da tre a cinque (i restanti bit non vengono utilizzati). Per il selettore KS-H-62 questo è P7 - RZ nella tabella. 10, per KS-H-64 - РЗ (ВЗ) - Р0 (В0) nella tabella. undici.
Per KS-H-134 (Tabella 12), KS-H-92 e KS-H-132 (Tabella 13) utilizzare le tre cifre meno significative P2 (BS2) - P0 (BS0).
Nella modalità READ il protocollo di scambio è costituito da un byte di indirizzo e da un byte di stato. Il bit R/w nel byte dell'indirizzo deve essere uguale a 1. Non ci sono altre modifiche in questo byte (vedere Tabella 5, 14).
Byte di stato per selettori KS-H-92. KS-H-132. KS-H-134 è presentato nella tabella. 14. Il bit POR (Power On Reset) segnala che il selettore è acceso. Il bit POR è 1 quando viene applicata l'alimentazione. Il bit FL (In lock Flag) è un segnale relativo al funzionamento del sistema PLL. Quando il bit FL è 1, il loop PLL è chiuso. Il bit ACPS (flag Automatic Charge Pump Switch) informa sul funzionamento del dispositivo di commutazione automatica POMPA nel selettore KS-H-134. Il bit ACPS è attivo nello stato 0. I bit A0-A2 sono i segnali di uscita di un ADC a cinque fasi. Per i selettori con modalità LETTURA (vedi Tabella 14), i parametri dell'ADC e le combinazioni dei livelli A0-A2 sono gli stessi e sono elencati in Tabella. 15. L'ADC consente, ad esempio, di controllare un selettore tramite un bus a tre fili (standard americano).
Ancora qualche parola sui processori di controllo. Ce ne sono parecchi. Differiscono tra loro perché riempiono la ROM interna ("firmware"). Per selettori KS-H-92. KS-H-132 è più adatto per il processore PHIUPS PCA84C640-30. Letteratura
Autore: A.Burkovsky, San Pietroburgo
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