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ENCICLOPEDIA DELLA RADIOELETTRONICA ED ELETTRICA Microcontrollori 8XC51CB di INTEL. Enciclopedia dell'elettronica radio e dell'ingegneria elettrica
Enciclopedia della radioelettronica e dell'elettrotecnica / microcontrollori Il gruppo 8XC51GB include i microcontrollori 80C51GB, 83C51GB, 87C51GB, 80C51GB-1, 83C51GB-1 e 87C51GB-1. Al momento della scrittura, sono stati tutti prodotti in un pacchetto PLCC a 68 pin ed erano contrassegnati con il prefisso N (N80C51GB, N83C51GB, ecc.). I chip sono realizzati secondo la tecnologia SNMOS III-E di Intel. Le versioni con ROM interna programmabile non hanno una finestra trasparente nel case, ovvero appartengono alla categoria di quelle programmabili una tantum. Ciò limita in qualche modo la cerchia dei propri consumatori a causa del fatto che durante il debug non è possibile lavorare per tentativi ed errori con ripetute riprogrammazioni del cristallo, ma è necessario utilizzare l'apposito emulatore. I primi tre dei controller di cui sopra operano a una frequenza del segnale di clock da 3,5 a 12 MHz, gli altri operano nell'intervallo di frequenza da 3,5 a 16 MHz. La tensione di alimentazione di tutti i controller è di 5 V, non sono state prodotte versioni a bassa tensione. Principali caratteristiche tecniche dei controller del gruppo 8хС51GB:
La maggior parte di queste caratteristiche sono inerenti all'intera famiglia MSS51, e quindi non ci soffermeremo su di esse in dettaglio. Per chi non li conoscesse, si consiglia di fare riferimento agli articoli sui microcomputer a chip singolo pubblicati in [1-3]. Inoltre, analizzando i microcontrollori 8xC51Fx, 8x151Fx [4], è stata descritta in dettaglio una matrice di contatori programmabili, e quindi verrà considerata anche solo dal punto di vista delle sue differenze rispetto a quella disponibile in 8xX51Fx. L'argomento della nostra conoscenza saranno quelle delle caratteristiche di 8xC51GB che nessuno degli altri gruppi della famiglia MCS51 ha. Si noti che i controller 80C51GB e 80C51GB-1 non contengono memoria di programma interna, 83C51GB e 83C51GB-1 hanno una ROM programmabile con maschera con una capacità di 8 e 16 KB, rispettivamente, e 87C51GB e 87C51GB-1 hanno una ROM riprogrammabile con un capacità di 8 e 32 KB, rispettivamente. SCOPO DELLE CONCLUSIONI Lo scopo delle conclusioni dei controllori del gruppo in questione è il seguente:
La maggior parte di queste conclusioni sono familiari a coloro che hanno già avuto a che fare con i microcontrollori della famiglia MSS51. Nuovi sono i pin delle porte P4, P5 con le loro funzioni alternative (sono riportati dopo il segno /), i pin di alimentazione (AVrol, AVss) e i segnali associati all'ADC (COMPREF, ACH0-ACH7, TRIGIN), che saranno considerato quando si descrivono i dispositivi corrispondenti. La porta RO è simile alle porte corrispondenti dei microcircuiti precedenti e svolge le stesse funzioni. I controller 8xC51GB hanno due nuove porte: P4 e P5. Così come R1-RZ. sono porte I/O quasi bidirezionali a otto bit con un elevato resistore interno per garantire che le uscite passino rapidamente alla logica 1 quando vengono commutate. Il resistore è collegato allo stadio di uscita per due cicli di clock per portare l'uscita allo stato specificato e quindi disconnesso. Le uscite delle porte P1-P5, che si trovano nello stato logico 1, hanno un potenziale elevato a causa della resistenza interna e possono essere utilizzate come ingressi in questo stato. A differenza di RO, le linee di ingresso delle porte P1-P5 sono dotate di trigger Schmitt. Quasi tutti i pin delle porte hanno uno scopo alternativo (Tabella 1). Quando resettato, le uscite della porta RH sono impostate su un unico stato, il resto è impostato su zero. Immettere RESET# - reset. Un livello basso su questo ingresso per due cicli macchina mentre il generatore di clock è in funzione provoca il reset del controller. I pin della porta vengono impostati al loro stato iniziale nel momento in cui la tensione all'ingresso RESET# scende a 0,3 ... 0,4 V. La procedura di ripristino dura cinque cicli macchina (60 cicli di clock). Occorre prestare attenzione al fatto che la polarità dei segnali di reset dei microcontrollori del gruppo 8xC81GB è opposta rispetto agli altri microcircuiti della famiglia MSS51. Le ragioni di questa inversione sono sconosciute all'autore. L'ingresso ALE/PROG# è del tutto simile al corrispondente ingresso di altri controllori della famiglia MSS51. Si noti che in 8xC51GB, l'utente ha la possibilità di disabilitare l'uscita del segnale ALE. impostando a 0 il bit meno significativo del registro SFR, situato all'indirizzo 8EH. Il segnale A1E viene emesso solo al momento dell'azione del comando MO\/C o MO\/X, negli altri casi viene mantenuto un solo livello su questo pin. Quando si lavora solo con il programma interno e la memoria dati, non ci saranno segnali all'uscita ALE. L'ingresso EA#/Vpp viene utilizzato per abilitare il recupero dei comandi dalla memoria interna del programma, se presente sul chip e l'ingresso è collegato a un filo comune. Quando viene applicato un singolo livello, viene eseguito il programma dalla memoria di programma esterna. Tuttavia, quest'ultimo è possibile solo fino a quando non vengono impostati i bit di protezione della memoria interna del programma, che verrà discusso di seguito. La tensione di programmazione Vpp = 12,75 V viene applicata a questo pin durante la programmazione della ROM interna dei microcircuiti 87C51GB, 87C51GB-1. DIFFERENZE 8ХС51GВ DA ALTRI PRODOTTI DELLA FAMIGLIA MCS51 Quindi, elenchiamo le differenze più significative tra i controller 8xC51GB. È Questo:
NODO ADC L'ADC dei microcontrollori 8хС51GB (vedere lo schema funzionale in Fig. 1) ha otto ingressi analogici (uscite ASN0-ACN7), un ingresso trigger esterno TRIGIN, alimentazione (AVHrol) e uscite a filo comune (AVss) della parte analogica, galvanicamente isolato dalle corrispondenti uscite digitali, nonché dall'uscita della tensione di confronto di riferimento (esemplare) COMPREF. L'ADC include un multiplexer a otto canali, un array resistivo di 256 elementi, un comparatore, un dispositivo sample/hold, otto registri dei risultati, un registro delle approssimazioni successive e un registro dei risultati del confronto. In effetti, ci sono 10 registri aggiuntivi nello spazio SFR. I registri AD0-AD7 (84Н, 94Н, 0А4Н, 0В4Н, 0С4Н, 0D4Н, 0Е4Н, 0F4Н) contengono i risultati della conversione per ciascuno degli otto canali. Il valore di ciascun registro viene aggiornato al completamento della conversione nel canale corrispondente, a partire dal canale 0. Il registro dei risultati del confronto ACMP (0С7Н) contiene otto flag che riflettono i risultati del confronto dei segnali sugli ingressi analogici ASN0-ACN7 con la tensione sull'ingresso COMPREF (Tabella 3). Il flag corrispondente viene impostato su 1 se la tensione di ingresso su questo ingresso analogico supera COMPREF", altrimenti il flag viene cancellato. Il registro ACOM (097H) contiene il flag di interruzione ADC ALF, il bit di abilitazione della conversione ACE, due bit di selezione del canale ACSO e ACS1, la modalità di ingresso AIM e i bit della modalità di avvio ATM (Tabella 4).
MODALITÀ CONFRONTA Questa modalità è sempre attiva e viene utilizzata per confrontare le tensioni agli ingressi ACH0-ACN7 con la tensione di riferimento fornita all'ingresso COMPREF del controller. Ogni volta che l'ADC viene avviato, lo stato di ciascun bit del registro ASMR cambia in uno nuovo, a partire da canale 0, indipendentemente dalla modalità di polling del canale impostata. La modalità consente di confrontare rapidamente il tipo di più o meno due segnali analogici utilizzando un metodo hardware, che può ridurre e semplificare notevolmente il programma in esecuzione. Se la modalità di confronto non viene utilizzata, qualsiasi tensione da Vcc a Vss può essere applicata all'ingresso COMPREF. MODALITÀ DI AVVIO L'ADC può essere attivato da fonti sia interne che esterne. Nel primo caso il bit ATM del registro ACON deve essere posto a 1. In questa modalità, nel ciclo successivo a quello in cui il bit ACE è stato posto a 1, la conversione parte dal canale 0. Al termine della conversione , il flag ALF è impostato sul settimo canale ADC abilitato, impostando il flag a 1 si provoca un interrupt sul vettore ADC. Un nuovo ciclo inizia dopo il completamento del precedente. L'impostazione del bit ACE su 0 termina la conversione, In modalità trigger esterno, la conversione inizia quando c'è un livello zero all'ingresso TRIGIN. Questo ingresso non è edge latch e il suo stato è determinato dal polling di ogni ciclo macchina. In altre parole, per avviare la conversione, la durata del segnale di livello zero all'ingresso TRIGIN deve essere maggiore della durata del ciclo macchina. Dopo l'avvio del loop fino al suo completamento, lo stato dell'ingresso TRIGIN viene ignorato e la conversione viene eseguita come nel caso precedente. Al termine del ciclo, l'ADC si arresta finché non arriva un nuovo impulso all'ingresso TRIGIN o finché non viene attivato internamente dal bit ACE.
MODALITÀ DI ACCESSO L'impostazione del bit AIM a 0 pone l'ADC nella cosiddetta modalità di scansione, in cui la conversione viene eseguita nella sequenza ACH1, ACH7 ..... ACH1. Gli esiti della conversione vengono rispettivamente inseriti nei registri ADO. AD7.....ADXNUMX. Quando il bit AIM è impostato a 1 dopo l'avvio dell'ADC, nel canale vengono eseguite quattro conversioni di segnale consecutive, il cui numero è determinato dallo stato dei bit ACS0 e ACS1 del registro ACON. I risultati di queste misurazioni del segnale sul canale selezionato vengono scritti nei registri AD0-AD3. Dopo quell'ADC. come in modalità scansione, interroga i canali ACH4-ACN7. i risultati della conversione sono registrati in AD4-AD7. USARE ADC PER MENO CANALI
Esistono diverse opzioni per l'utilizzo di ADC con meno di otto canali. Se il tempo di conversione non è critico, puoi semplicemente attendere l'interruzione dopo il completamento della conversione nel settimo canale e leggere i risultati solo dai canali selezionati. Se è importante ottenere il risultato immediatamente dopo il completamento della conversione nel canale selezionato, Intel suggerisce di contare l'intervallo di tempo desiderato utilizzando un timer e le sue interruzioni. Un altro metodo consigliato è eseguire periodicamente il polling dello stato del registro dei risultati corrispondente. La sua modifica fornisce informazioni che è avvenuta una nuova conversione (tuttavia, questo metodo è adatto solo se la tensione misurata non è costante). L'uso della modalità di selezione del canale non riduce il tempo di conversione, ma aumenta solo il numero di misurazioni nel canale selezionato per ciclo. ADC IN MODALITÀ MICROPOWER L'ADC dei controller 8xC51GB include un circuito che limita il consumo energetico del nodo nelle modalità XX e MP al valore della corrente di dispersione. Per il normale funzionamento di questo circuito, la potenzialità di Use deve essere applicata al pin AVioi del microcontrollore. Durante il tempo in cui l'ADC è in modalità a basso consumo, la tensione di alimentazione può essere ridotta a 2,5 V. MATRICI DI CONTATORI PROGRAMMABILI Il microcontrollore 8xC51GB include un array di contatori programmabili (PCA), simile a quello utilizzato in 8xC51Fx [4]. Tuttavia, 8xC51GB ha anche un secondo array simile: PCA1. Le sue differenze rispetto a RSA sono le seguenti:
I microcontrollori 8хС51GB supportano 15 vettori di interrupt (tab. 6). I cinque inferiori sono simili a quelli disponibili in tutti i controller della famiglia MSS51, il sesto serve il terzo timer/counter (apparso solo a partire dai cristalli della famiglia MSS52), il settimo, disponibile solo in 8xC51FX, 8x151FX e 8xC51GB, supporta una matrice di conteggio programmabile (PCA). Quest'ultimo dispone inoltre di interrupt da cinque ingressi esterni (INT2 - INT6). seconda matrice di contatori programmabili, ADC e porta seriale estesa.
In tutti i controllori della famiglia MSS51 ogni interrupt può essere disabilitato impostando il bit corrispondente nel registro IE a livello basso, naturalmente questo vale anche per 8xC51GB. Tuttavia, poiché contiene il doppio delle sorgenti di interrupt, viene utilizzato un registro IEA aggiuntivo per abilitarle/disabilitarle (Tabella 7). Come nel caso precedente, ponendo il bit a 1 si abilita l'interrupt corrispondente, azzerandolo si disabilita. Indirizzo di registrazione IEA-0A0H. Si noti che tutti gli interrupt, inclusi quelli descritti in Table. 7 può essere disabilitato contemporaneamente ponendo a 7 il bit EA (IE.0), il bit più significativo del registro IE.
Ogni interrupt può avere la propria priorità (dal livello 0 - il più basso, al livello 3 - il più alto). Il livello di priorità è determinato dallo stato dei bit nelle coppie di registri IP, IPH e IPA, IPHA. Il primo di questi è identico a quelli trovati nei controller precedenti ed è descritto in dettaglio quando si considera il gruppo 8xC51Fx. La seconda coppia (indirizzi di registro 0V8H e 0V6H, rispettivamente) è disponibile solo in 8xC51GB e serve gli interrupt che si trovano solo in questi controller. A tavola. 8 mostra la corrispondenza tra i bit dei registri e gli interrupt, il cui livello determinano, in tabella. 9 - corrispondenza tra i livelli di priorità e lo stato dei bit nelle coppie di registri IP, IPH e IPA, IPHA.
Gli interrupt a bassa priorità possono a loro volta essere interrotti solo da un evento di priorità più alta (ma non uguale). Di conseguenza, un interrupt con la massima priorità non può essere interrotto. Se il processore riceve simultaneamente richieste per due o più interruzioni con la stessa priorità, l'ordine in cui vengono elaborate è determinato da una speciale sequenza di interrogazione del flag di interruzione. Per i controller 8xC51GB, è simile a questo:
Gli interrupt esterni I NT0 e INT1 del microcontrollore 8xC51GB corrispondono pienamente a interrupt simili di tutti i microcircuiti della famiglia MSS51 e, a seconda dello stato dei bit ITO e IT1 del registro TCON, possono essere fissati sia in livello che in differenza da 1 a 0. I pin esterni INT2 e INTZ possono rispondere sia al fronte positivo che a quello negativo del segnale. Il microcircuito ha un registro EXICON (0С6Н) contenente i bit IT2 e ITZ, che determinano il fronte attivo del segnale sui pin P5.2 (INT2) e P5.3 (INTТЗ). Quando il bit ITn è impostato a 0, l'interrupt viene avviato su un fronte negativo, quando ITn = 1, su un fronte positivo. Gli eventi esterni INT4 - INT6 vengono fissati solo su fronte positivo alle uscite P5.4(INT4) - P5.6(INT6). Tutti gli interrupt esterni generano flag impostabili dall'hardware corrispondenti. Per gli eventi INTO, INT1 sono i bit 1E0 e IE1 del registro TCON. I flag IE2-IE6 si trovano nel registro EXICON. Vengono ripristinati dall'hardware nel momento in cui il processore passa alla corrispondente routine di elaborazione degli interrupt. Durante il ciclo della macchina, i pin di interrupt esterni vengono interrogati solo una volta. Pertanto, affinché un interrupt venga registrato, la durata del suo livello attivo deve superare la durata di un ciclo macchina (12 cicli di clock). Lo scopo dei bit del registro EXICON è riportato nella tabella. 10.
PORTA SERIALE AVANZATA L'Enhanced Serial Port (SEP) ha l'hardware per implementare il bus 1C, lo standard de facto per le comunicazioni seriali. SEP consente il funzionamento in quattro diverse modalità, dispone di tre diverse sorgenti di clock. Per le sue esigenze, sono coinvolte due uscite del microcircuito: P4.1 - ingresso / uscita dati e P4.0 - per emettere il segnale di clock. Un pacchetto trasmesso o ricevuto consiste di otto bit di dati. In questo caso vengono utilizzati otto cicli di funzionamento SEP. In assenza di informazioni ricevute o trasmesse, il segnale di clock e i dati sono inattivi. Tre registri SFR sono assegnati a SEP: SEPCON (0D7H), SEPDAT (0E7H) e SEPSTAT (0F7H). Vengono indirizzati solo byte per byte. L'assegnazione dei bit nei registri SEPCON e SEPSTAT è riportata in Tabella. 11 e 12, rispettivamente.
Sulla fig. La Figura 2 mostra le caratteristiche distintive delle modalità operative SEP: i livelli attivi del segnale di clock e i fronti utilizzati per la ricezione o la trasmissione. Come segue dalla tabella. 11, la modalità operativa SEP è determinata dallo stato dei bit CLKPOL e CLKPH situati nel registro SEPCON.
Per ricevere o trasmettere un byte, l'utente deve selezionare la modalità operativa della porta (bit CLKPOL e CLKPH), il baud rate (SEPS1 e SEPS0) e impostare il bit SEPE a 1. Il processo di trasferimento inizia immediatamente dopo che il byte è stato caricato nel registro SEPDATA. Una ricezione viene avviata impostando il bit SEPREN a 1 quando il registro SEPDATA è vuoto e non c'è trasmissione. Dopo aver ricevuto otto bit, SEPREN viene reimpostato dall'hardware. Il completamento di una ricezione o trasmissione fa sì che il bit SEPIF venga impostato a 1. Il suo reset è possibile solo via software. Se l'utente tenta di scrivere (o leggere da) il registro SEPDATA durante la trasmissione o la ricezione, viene impostato il bit di errore corrispondente. Il flag SEPFWR viene impostato quando si tenta di farlo durante una trasmissione di byte e SEPFRD viene impostato durante una ricezione. Non ci sono interruzioni associate all'impostazione di questi bit, quindi l'utente deve controllare il loro stato in modo indipendente. Naturalmente, il ripristino di questi flag può essere eseguito solo a livello di codice. TIMER HARDWARE Il watchdog timer hardware (HWDT) reimposta il microcontrollore quando va in overflow, il che è un mezzo per combattere un blocco del sistema (loop di programma). Anche il timer/contatore del modulo PCA 4 può essere configurato per svolgere una funzione simile, ma tale utilizzo limita le capacità dell'utente, e quindi un WDT indipendente è apparso in 8xC51GB che non richiede l'uso di PCA. Il watchdog hardware è costituito da un contatore a 14 bit che viene incrementato ad ogni ciclo macchina e dal registro SFR WDTRST (0A6H). Il timer è sempre attivo e incrementa continuamente il contatore mentre l'orologio è in funzione.Non c'è modo di fermare il timer. Se il programma utente non scrive alcuna informazione in WDTRST, ogni 16 cicli macchina, l'HWDT genera un segnale RESET, che resetta il microcontrollore. Questo resetta il contatore. Per impedire il funzionamento dell'HWDT, il programma utente con un intervallo di almeno 384 cicloni della macchina deve inserire in sequenza due byte nel registro WDTRST: 16EH e 383A01H. Nota che in WDTRST puoi solo scrivere informazioni, non ci sono mezzi per leggerne il contenuto. Non è consigliabile eseguire il suddetto riavvio del timer watchdog utilizzando una routine di servizio di interrupt da uno dei timer/contatori, poiché gli interrupt possono essere elaborati anche quando il programma principale è bloccato. Il posto migliore per posizionare i comandi di ripristino del watchdog è in un pezzo di codice in loop che ha un periodo di ripetizione inferiore al tempo di attivazione dell'HWDT.
Mettere l'8xC51GB in modalità micro-power interrompe l'orologio interno e l'HWDT. La rimozione del controller dalla modalità micro-power, come tutti i suoi predecessori, può essere effettuata in due modi: resettando o chiamando un interrupt esterno, abilitato prima che l'8xC51GB passi alla modalità denominata. Nel primo caso l'HWDT viene azzerato, nel secondo, all'avvio del generatore di clock, il contenuto del contatore HWDT continuerà ad aumentare. Ma poiché per un avvio stabile del generatore di clock è necessario un tempo di circa due dozzine dei suoi periodi, si raccomanda che la durata dell'impulso di interruzione esterno, che porta il controller fuori dalla modalità di microconsumo, non sia inferiore rispetto all'orario indicato. Il gestore di interrupt inizierà l'esecuzione solo dopo che il livello del segnale di interrupt esterno passa a 1, quando la frequenza di generazione si stabilizza. Allo stesso tempo, inizierà l'incremento del contatore HWDT, ovvero, mentre il segnale di interrupt ha un livello zero, l'HWDT non funziona. In modalità XX, il generatore di clock del controller non è disabilitato. Di conseguenza, il contenuto del contatore HWDT è in continuo aumento e, per impedire un ripristino, è necessario utilizzare un'interruzione del timer, che esce da questa modalità, ripristina il contatore del timer watchdog e torna alla modalità Idle. Il seguente frammento di codice utilizza l'interrupt T/CO per reimpostare periodicamente l'HWDT. È vero, come notato sopra, l'utilizzo di un tale interrupt non è il posto migliore per ripristinare il contatore, ed è meglio integrare tale procedura in una parte del programma eseguita periodicamente: eseguire il polling della tastiera o visualizzare informazioni. Pertanto, il suddetto frammento dovrebbe essere considerato come un esempio dimostrativo e non come una subroutine che dovrebbe essere utilizzata nei programmi senza alcuna modifica. RILEVAMENTO GUASTO OROLOGIO Il circuito Oscillator Failure Detection (OFD) è progettato per resettare il microcontrollore se la frequenza dell'oscillatore scende al di sotto di un limite di specifica. Se dopo il reset la frequenza di clock non cambia (o meglio, non sale ad un valore accettabile), il controller rimarrà in questo stato. Si noti che il superamento della frequenza oltre il limite impostato non comporta il suo reset. Il circuito OFD si attiva sempre dopo un reset o quando il controller esce dalla modalità micro-demand. Per disabilitarlo, scrivere 0E1H e 01EH in sequenza nel registro OSCR (0A5H). Questo deve essere fatto, in particolare, prima di passare alla modalità microconsumo, poiché in essa il generatore di clock è spento. Il circuito può essere rimesso in funzione solo resettando o uscendo dalla modalità di microconsumo tramite interrupt esterno. Lo stato del circuito OFD può essere determinato leggendo il registro OSCR. Se OSCR=0FFH, il rilevamento dei guasti è abilitato, se OSCR=0FEH, è disabilitato, CONCLUSIONE Quindi, abbiamo finito di esaminare le caratteristiche dei microcontrollori a otto bit della famiglia MCS51, sviluppati e prodotti da Intel. Si sono rivelati un tale successo che la replica di molti di essi (con alcuni miglioramenti tecnologici) continua ancora oggi. La domanda costante di questi controller è determinata dal fatto che centinaia di migliaia di sviluppatori si sono abituati a loro, hanno sviluppato un'enorme quantità di software e hanno acquisito una flotta di strumenti di debug e cross-tool. In molti casi un nuovo sviluppo non richiede la sostituzione del microcontrollore con qualcosa di radicalmente nuovo, e quindi è più opportuno effettuarlo su ciò che è già noto e dotato di strumenti di supporto, piuttosto che spendere fatica e denaro per passare ad un altro elemento base. Per questo motivo, Intel ha regolarmente migliorato i propri controller per ampliare la gamma di compiti risolti con il loro utilizzo. Inoltre, le aziende che non avevano alcuna relazione con lo sviluppo originale hanno aderito a questo miglioramento. Quindi, oggi, i microcontrollori compatibili con questa famiglia sono prodotti da Philips, Siemens, Dallas Semiconductor, Atmel, OKI e alcuni produttori meno noti, tra cui un certo numero di imprese nell'ex Unione Sovietica. Tutti i controller hanno lo stesso set di comandi e l'architettura di base, di norma, sono compatibili in "pinout" e hanno algoritmi di programmazione simili. Tuttavia, ci sono differenze significative nel set di registri e hardware aggiuntivi. Quindi, i microcontrollori Dallas Semiconductor hanno due registri DPTR e un meccanismo per commutarli, i prodotti Philips hanno un ADC di maggiore capacità, i controller Siemens hanno spesso memoria esterna sul chip, indirizzata dai comandi MOVX, ecc. Letteratura
Autore: A. Frunze, Mosca
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